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“封测厂已经跟不上晶圆代工的脚步了，摩尔定律都开始告急了，我们与其在里面干着急，不如做到外面去”，2011年，台积电的余振华面对媒体如是说。2011年，台积电宣布将会做先进封装。经过两年时间，台积电开发出了CoWoS技术。但由于价格昂贵，只有Xilinx使用，为了拿下苹果这个客户，台积电开发出了一种精简的设计，能够将CoWoS结构尽量简化，并且价格压到原来的五分之一。这个技术就是后来的InFO技术。
自此，台积电的先进封装分成了两部分，更为经济的InFO封装技术，成为收集客户采用的首选，这也是台积电拿下苹果这个客户的原因。而专注于高阶客户市场的CoWoS技术也因为人工智能的发展，得到进一步发展与应用。
2012年台积电在与赛灵思合作推出Virtex-7 HT系列FPGA的过程中（由4颗28nm FPGA芯片并排安装在硅中介层）便开发了TSV、μBump及RDL技术，并将这一系列技术命名为CoWoS（Chip-on-Wafer-on-Substrate）。随后公司研发出InFO封装，大幅降低了封装体积。2018年，台积电又公布了系统整合单芯片（SoIC）技术，标志着台积电已具备直接为客户生产3DIC的能力。
一、CoWoS工艺技术的介绍
CoWoS，英文全称：Chip-on-Wafer-on-Substrate，它是一种先进的半导体封装工艺技术，广泛应用于高性能计算、人工智能、数据中心等领域。
CoWoS工艺技术概念，简单来说是先将半导体芯片（像是处理器、记忆体等），一同放在硅中介层上，再透过Chip on Wafer（CoW）的封装制程连接至底层基板上。换言之，也就是先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW 芯片与基板连接，整合成CoWoS；利用这种封装模式，使得多颗芯片可以封装到一起，透过Si Interposer 互联，达到了封装体积小，功耗低，引脚少的效果。
1、CoWoS的关键技术点
讲到这里，我们就不得不回顾一下2.5D封装了，所谓的2.5D 封装，主要的概念是将处理器、记忆体或是其他的芯片，并列排在硅中介板（Silicon Interposer）上，先经由微凸块（Micro Bump）连结，让硅中介板之内金属线可连接不同芯片的电子讯号；接着再透过硅穿孔（TSV）来连结下方的金属凸块（Solder Bump），再经由导线载板连结外部金属球，实现芯片、芯片与封装基板之间更紧密的互连。
而RDL(Redistributionlayer）再分布层则是在晶圆水平上，触点再分布可以很高效的进行。再分布层用于使连线路径重新规划，落到我们希望的区域，也可以获得更高的触点密度。再分布的过程，实际上是在原本的晶圆上又加了一层或几层。首先淀积的是一层电介质用于隔离，接着我们会使原本的触点裸露，再淀积新的金属层来实现重新布局布线。UBM在这里会被用到，作用是支撑焊锡球或者其他材料的接触球。
讲到的Interposer硅中介层指的是焊锡球和晶粒之间导电层。它的作用是扩大连接面，使一个连接改线到我们想要的地方。与再分布层作用类似。简单来说，硅中介层是CoWoS技术的核心组件，提供了高密度的互连网络。中介层上的微米级金属线和通孔（TSV，Through-Silicon Via）实现了芯片间的高速数据传输。
最后讲的就是TIM（hermal interface material）热界面材料，由于薄膜通常包含在高级封装中，所以有了TIM以帮助降低从有源die到周围环境的总热阻。（对于非常高功率的器件，通常应用两层 TIM 材料层——die和封装盖之间的内层以及封装和散热器之间的一层。）
而CoWoS工艺技术则是一种2.5D的整合生产技术，先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。
严格的来说，CoWoS 是一种 2.5D、3D 的封装技术，可以分成「CoW」和「WoS」来看。 「CoW（Chip-on-Wafer）」是晶片堆叠; 「WoS（Wafer-on-Substrate）」则是将芯片堆叠在基板上。 CoWoS 就是把芯片堆叠起来，再封装于基板上，最终形成 2.5D、3D 的形态，可以减少芯片的空间，同时还减少功耗和成本。 下图为CoWoS封装示意图，将逻辑芯片及HBM（高带宽记忆体）先连接于中介板上，透过中介板内微小金属线来整合左右不同芯片的电子讯号，同时经由「砂穿孔（TSV）」技术来连结下方基板，最终透过金属球衔接至外部电路。
而2.5D与3D封装技术则是差别在堆叠方式。 2.5D 封装是指将芯片堆叠于中间层之上或透过硅桥连接芯片，以水平堆叠的方式，主要应用于拼接逻辑运算芯片和高带宽存储器; 3D 封装则是垂直堆叠芯片的技术，主要面向高效能逻辑芯片、SoC 制造。
但作为先进封装工艺技术，我们要明白：一说到先进封装，首先想到的会是台积电而非传统封测大厂，因为先进封装已经面临到 7nm 以下，而传统封装厂研发速度已无法跟进晶圆制程的脚步，其中 CoWoS 中的 CoW 部分过于精密，只能由台积电制造，所以才会造就这番景象。 同时，台积电拥有许多全世界的高阶客户，为此「一条龙」的服务更能同时维持制程与封装部分的良率，未来面对高阶客户的交付工作也将更为极致。
2、CoWoS技术的分支
CoWoS 可细分为 S、R、L 三类，分别对应硅中介层（Si Interposer）、重布线层（RDL）与局部硅互联技术（LSI）。目前市面上主流为 CoWoS-S，不论是 AI 伺服器、高效能运算产品皆使用 CoWoS-S，但缺点是生产成本过高。
所以，目前台积电会提供以上这三种CoWoS封装服务，但随着英伟达Blackwell系列GPU的大规模生产，台积电将从2025年第四季度开始从CoWoS-S过渡到CoWoS-L工艺，使CoWoS-L成为台积电CoWoS技术的主要工艺。
CoWoS-S类
通过采用单片矽中介层和矽通孔（TSVs）实现晶片与基板之间高速电信号的直接传输，不过其单片矽中介层存在容易出现良率问题的不足。它面向高性能计算应用，具备同类最佳的性能以及最高的集成密度。作为晶圆级系统集成平台，CoWoS-S 能够提供广泛的内插器尺寸、丰富的 HBM 立方体数量以及多样的封装尺寸，并且可达成比 2 倍掩模版尺寸（约 1,700mm²）更大的内插器，从而可以将领先的 SoC 芯片与四个以上的 HBM2/HBM2E 立方体集成在一起。
CoWoS-R类
CoWoS-R隶属于 CoWoS 高级封装家族，运用 InFO 技术，以有机中介层替换 CoWoS-S 的矽中介层。该有机中介层含有精细间距的 RDL（重新布线层），能够为 HBM 与 SoC 晶片或者晶片与基板之间构建高速连接通道。有机中介层由聚合物和铜线组成，凭借自身柔韧性充当压力缓冲器，可有效减少因基板与中介层之间热膨胀系数不匹配所引发的可靠性问题。
CoWoS-R 不仅可靠性优越、良率良好，还能助力新的封装扩展尺寸，以适应更复杂的功能需求。其 RDL 内插器由聚合物和铜迹线构成，机械方面相对灵活，有助于增强 C4 关节的完整性，进而使封装能够进一步扩大规模，满足更为复杂的功能要求，在 HBM 和 SoC 异构集成等小芯片之间的互连方面有着重要作用。
CoWoS-R技术的主要特点包括:
（1）RDL内插器最多由6L铜层组成，用于最小布线。间距为4微米(2微米线宽/间距)。
（2）RDL互连提供了良好的信号和电源完整性性能，路由线路的RC值更低，以实现高传输数据速率。带有六个RDL互连的共面GSGSG和层间接地屏蔽提供了出色的电气性能。
（3）由于SoC和相应衬底之间的CTE失配，RDL层和C4/UF层提供了良好的缓冲效果。C4凸起使应变能密度大大降低。
CoWoS-L类
CoWoS-L 是台积电当前的最新技术，属于 CoWoS 平台中的后置晶片封装，它融合了 CoWoS-S 和 InFO 技术的优势，借助带有 LSI（局部矽互连）晶片的中介层，实现极为灵活的整合，用于晶片间的互连以及 RDL 层的电源和信号传输。它保留了 CoWoS-S 中的矽通孔（TSVs）这一特征，以此减少了因使用大矽中介层在 CoWoS-S 里出现的良率问题。
作为 CoWoS 平台中重要的芯片级封装之一，CoWoS-L 结合 CoWoS-S 和 InFO 技术优点，运用内插器与 LSI 芯片达成最灵活的集成方式，服务于管芯到管芯的互连，并依靠 RDL 层完成功率和信号传递。该产品起始便具备 1.5 倍掩模版插入器尺寸，能实现 1 倍 SoC + 4 倍 HBM 立方体的配置，后续还可进一步拓展外壳尺寸，以便集成更多芯片。此外，它在矽中介层中加入主动元件 LSI，提升了晶片设计及封装弹性，可堆叠多达 12 颗 HBM3，成本比 CoWoS-S 更低，预计 2024 年推出，有望成为未来 CoWoS 技术主流，新一代 AI 晶片有机会应用此项技术。
在部分实际案例中，可能会采用绝缘通孔（TIVs）替代 TSVs，目的是减少插入损耗。其封装从 1.5 倍光罩尺寸的中介层起步，配置 1 个 SoC 和 4 个 HBM 方块，并可进一步扩展到更大尺寸以整合更多晶片。
CoWoS-L服务的主要特点包括:
（1）大规模集成电路芯片，用于通过多层亚微米铜线实现高布线密度的管芯间互连。大规模集成电路芯片可以在每个产品中采用多种连接架构(例如，SoC到SoC、SoC到小芯片、SoC到HBM等)，也可以在多个产品中重复使用。相应的金属类型、层数和间距与CoWoS-S的产品一致
（2）基于模制的内插器在正面和背面都具有宽间距的RDL层，并且用于信号和功率传输的TIV(直通内插器通路)在高速传输中提供了低损耗的高频信号。
（3）能够在片上系统芯片的正下方集成额外的元件，例如独立的IPD(集成无源器件)，以更好的PI/SI支持其信号通信。
芯片的布局设计，遂成为延续摩尔定律的新解方，异构整合（Heterogeneous Integration Design Architecture System，HIDAS）概念便应运而生，同时成为IC 芯片的创新动能。
所谓的异构整合，广义而言，就是将两种不同的芯片，例如记忆体＋逻辑芯片、光电＋电子元件等，透过封装、3D 堆叠等技术整合在一起。换句话说，将两种不同制程、不同性质的芯片整合在一起，都可称为是异构整合。
3、CoWoS的技术优势
提升带宽和性能
通过减少芯片之间的互连距离，CoWoS技术显著提高了数据传输带宽和速度，降低了延迟。适用于需要快速数据处理和高吞吐量的应用场景。
功耗优化
紧密的芯片集成和高效的互连设计降低了系统的整体功耗，延长了设备的使用寿命。
灵活的设计和制造
CoWoS技术支持不同工艺节点和不同类型芯片的集成，设计灵活性大。可以根据具体需求进行定制化设计，满足多样化的市场需求。
相比第三代技术，第五代CoWoS-S的晶体管数量将增加20倍，中介层面积也会提升3倍。第五代封装技术还将封装8个128G的HBM2e内存和2颗大型SoC内核。
2010 年开始 2.5D Interposer 的研发，2011 年推出 2.5D Interposer 技术 CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 纳米工艺，线宽可以达到 0.25µm，实现 4 层布线，为 FPGA、GPU 等高性能产品的集成提供解决方案。
真正引爆 CoWoS 的产品是人工智能（AI）芯片。2016 年，英伟达（Nvidia）推出首款采用 CoWoS 封装的绘图芯片 GP100，为全球 AI 热潮拉开序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封装；2017 年英特尔（Intel）的 Nervana 也不例外的交由台积电代工，采用 CoWoS 封装。因成本高昂而坐冷板凳多年 CoWoS 封测产能在 2017 年首度扩充。
二、CoWoS工艺技术的制备流程
先将芯片通过Si interposer与下面的wafer堆叠在一起，其中连接部分叫ubump，是一对Cu piller中间焊Solder，填入underfill保护芯片与连接的结构。
1、将芯片连接在载板上，然后进行CMP将Si interposer减薄，接着加入RDL与Solder ball。
2、将wafer从载板上转移到胶带上，切割wafer，将芯片从胶带上取下来倒置安装在基板上。
3、最后加上保护结构并使用热界面金属（TIM）填充保护盖与芯片中间的空隙。
三、CoWoS工艺技术在市场上的应用现状
因 CoWoS-S 面临中介层面积进一步扩大、多芯片翘曲等挑战，在此基础上迭代升级难度大幅增加，所以台积电着重发力 CoWoS-L 技术。CoWoS-L 具备诸多优势，它无需掩膜拼接，能有效解决大型硅中介层的良率问题，还可带来更高的灵活性。其中介层由多个局部硅互连（local silicon interconnect，LSI）芯片和全局重布线（global redistribution layers）构成，形成重组的中介层（reconstituted interposer，RI），以此替代 CoWoS-S 中的单片硅中介层。
LSI 芯片保留了硅中介层的优秀特性，像亚微米铜互连、硅通孔（TSV）以及嵌入式深沟槽电容器（eDTC）等，这确保了良好的系统性能，同时规避了单个大型硅中介层的良率损失问题。并且，在 RI 中引入了绝缘体通孔（TIV）作为垂直互连，相比 TSV 有着更低的插入损耗。目前，台积电已成功实现具备 3 倍掩膜版尺寸中介层的 CoWoS-L 结构，该结构能够搭载多个 SoC 芯片和 8 个 HBM，稳定的可靠性结果与卓越的电气性能显示，CoWoS-L 架构有望延续 CoWoS-S 的扩展态势，以满足未来 2.5D SiP 系统在高性能计算（HPC）和 AI 深度学习方面的需求。基于这些优势，CoWoS-L 将成为下一阶段的主要封装类型。
除了 CoWoS-L 的推进，采用 CoWoS 技术的芯片堆栈版本预计在 2027 年准备就绪，届时 CoWoS 技术会整合 SoIC、HBM 及其他元件，构建出一个运算能力强大，可媲美资料中心服务器机架甚至整台服务器的晶圆级系统。而到 2027 年后，3D 版的 CoWoS 技术也将登上历史舞台，进一步拓展 CoWoS 技术在市场中的应用范围与影响力。
四、CoWoS工艺技术的应用领域
高端芯片走向多个小芯片、内存，堆叠成为必然发展趋势，CoWoS 封装技术应用的领域广泛，包含高效能运算 HPC、AI 人工智能、数据中心、5G、物联网、车用电子等等，可以说在未来的各大趋势，CoWoS 封装技术会扮演着相当重要的地位。
过去的芯片效能都仰赖半导体制程的改进而提升，但随着元件尺寸越来越接近物理极限，芯片微缩难度越来越高，要保持小体积、高效能的晶片设计，半导体产业不仅持续发展先进制程，同时也朝晶片架构着手改进，让芯片从原先的单层，转向多层堆叠。 也因如此，先进封装也成为延续摩尔定律的关键推手之一，在半导体产业中引领浪潮。
高性能计算（HPC）：需要处理大量数据和复杂计算的领域，如科学计算、金融建模等。
人工智能（AI）：AI加速器和深度学习处理器需要高带宽和低延迟的数据传输。
数据中心：服务器和网络处理器等需要高效的数据处理能力和快速的存储访问。
网络通信：如高速交换机、路由器中的芯片封装。
消费电子：如高端智能手机、平板电脑中的芯片封装。
台积电的CoWoS工艺技术通过将多个芯片紧密集成在一个封装中，并利用硅中介层提供高速互连，显著提升了系统的性能、带宽和能效，适用于需要高性能和高带宽的计算和数据处理应用。
五、CoWoS工艺技术未来展望
2021 年台积电发布的第 5 代 CoWoS 技术（CoWoS-S5）使效能得到大幅提升。
在集成能力方面，CoWoS-S5 将插层尺寸扩大到 3 倍 rectile limit（2500 mm²），单个插层上可集成 3 个或更多逻辑芯片组以及 8 个 HBM，相比上一代，结合更大尺寸与先进节点顶层芯片，晶体管集成数量多了近 20 倍，内存堆栈数量从 4 个增加到 8 个。在散热解决方案优化上，CoWoS-S5 具备环型封装与带散热器的盖型封装两种热解决方案。环型封装让裸片背面暴露可直接接触散热器；盖型封装在盖和裸片间插入热界面材料（TIM），以往常用的凝胶型 TIM 因热导率和可靠性覆盖退化问题无法满足 HPC 和人工智能领域高功率要求，所以采用了新型非凝胶 TIM，其导热系数大于 20 W/K，TIM 覆盖率达 100%，经多项测试后无明显衰减，可靠性测试后热阻衰减小于 10%。
台积电在 2024 年欧洲技术论坛上表示，CoWoS 和 SoIC 两项先进封装的产能在 2026 年底前会持续快速增长。其中，CoWoS 计划在 2023 年底到 2026 年底的 3 年间实现 60% 的产能复合年增长率，意味着 2026 年底其产能将达到 2023 年底的 4 倍左右。而 SoIC 计划在同期实现 100% 的产能复合年增长率，2026 年底产能将达到 2023 年底的 8 倍左右。
除台积电外，日月光等 OAST 企业也在持续扩大类 CoWoS 封装的产能，以满足市场需求。而CoWoS 作为业界主流的 HBM 高带宽内存芯片同计算芯片集成技术，已广泛应用于英伟达 AI GPU 等产品中。台积电预估未来几年面向 AI 和 HPC 等应用的芯片系统会同时采用 CoWoS 和 SoIC 两项技术，为满足复杂处理器制造需求，台积电将同步提高这两种先进封装的产能。同时，台积电还在积极扩展 CoWoS 的细分类别，未来计划推出如整体面积更大的 CoWoS-L 等变体，进一步丰富产品形态，满足多样化的市场需求。
写在最后的话
总体来看，台积电在CoWoS技术上的大胆扩张，将为公司带来更大的市场份额和收益，也为合作伙伴提供更多机会。这一技术的进步，不仅使得台积电在全球半导体行业占据更强大的位置，也为未来的技术创新提供了新的契机。
随着2026年即将到来，半导体市场的竞争将更加激烈。消费者也许会在不久的将来看到一系列基于CoWoS技术的新产品，这些产品将极大地改变人们对于高性能计算设备的认知。对于那些寻求极致性能和高效能产品的用户而言，台积电的最新进展无疑是一个值得关注的亮点。
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审核编辑 黄宇
